Un'unica architettura su un asse continuo, allevata sullo stack.
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Silicio in cui la fisica svolge già parte del lavoro.
Silicon dove la fisica e la geometria della cognizione sono progettate insieme.
Il calcolo è geometria: come si muove la carica, come si instradano i segnali, come si impone la località. La maggior parte dei chip tratta questa geometria come un vincolo. Noi la trattiamo come substrato. Il calcolo nativo alla geometria significa progettare un silicio il cui layout, blocchi analogici e percorsi di segnale condividano le primitive usate dal nostro substrato cognitivo, così che la fisica stia già svolgendo parte del lavoro.
Piani di disposizione organizzati attorno agli schemi di località che il substrato già predilige.
I blocchi che dialogano tra loro stanno l'uno accanto all'altro. Il budget di lunghezza dei collegamenti si paga dove conta; il resto non paga nulla.
Riferimenti e percorsi di rilevamento progettati a partire dalle primitive cognitive, non viceversa.
Bandgap, PTAT e il percorso di rilevamento sono sintonizzati sul substrato, non adattati a posteriori. Il riferimento fa parte del modello, non è una tolleranza.
Radice di fiducia, archiviazione sigillata e firma post-quantistica vivono nello stesso tessuto del calcolo.
TPM + memoria sicura + archiviazione sigillata + BCH + Shamir + log di audit + lockout + firma ML-DSA garantita da wallet — superficie drop-in, non bolt-on.
I numeri qui sotto sono misurati dal GDS, non da una slide di pianificazione. Sono l'unico tabellone che un tape-out possiede.
Un pacchetto drop-in, non un bolt-on. Dieci componenti rilasciati insieme, con una superficie di firma post-quantistica garantita da wallet e uno studio NTT analogico in fondo.
Un substrato funzionale per il calcolo adattivo con l'intero stack evolutivo costruito sopra.
IP bandgap chiusa; PTAT verificato in SPICE; layout di sense-amp e PTAT in iterazione attiva.
TPM, memoria sicura, archiviazione sigillata, BCH, Shamir, log di audit, lockout e una superficie di firma post-quantistica garantita da wallet, con uno scheletro RTL e uno studio NTT analogico.
Blocco di livello superiore del controllo Phase-6.A2 chiuso su un processo di foundry. 101k celle, zero DRC, LVS pulito.
La scommessa distintiva è che il substrato e il silicio debbano condividere un principio organizzatore. Dove lo fanno, il sistema ottiene località ed energia gratis, perché la fisica sta già svolgendo il lavoro che altrimenti l'astrazione dovrebbe imporre.
